Por Canuto  

El hybrid bonding ya se fabrica en volumen para chips lógicos y promete conexiones verticales mucho más densas, pero la memoria HBM4 encontró una forma de aplazar la transición. TSMC lidera con un paso de 6 micrones, Intel avanza con Foveros Direct y los fabricantes de equipos preparan una industria multimillonaria para una adopción que podría llegar más tarde de lo previsto.
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  • TSMC redujo el paso de su plataforma SoIC de 9 a 6 micrones y proyecta alcanzar 4,5 micrones en 2029.
  • Una decisión de JEDEC permite que las pilas de 16 niveles de HBM4 continúen usando microbumps.
  • El hybrid bonding podría llegar a la memoria con HBM4E y HBM5, mientras crecen las inversiones en equipos y plantas.

El hybrid bonding, una técnica que conecta directamente pads de cobre entre dies de silicio, atraviesa una paradoja industrial. La tecnología ya entró en producción de alto volumen para chips lógicos, pero su llegada al mercado que muchos consideraban más prometedor, la memoria de alto ancho de banda HBM, podría retrasarse.

Según Tom’s Hardware, TSMC opera la plataforma SoIC con un paso de unión de 6 micrones y prepara una ruta hacia 4,5 micrones para 2029, mientras Intel comenzó a enviar Foveros Direct en el procesador de servidor Clearwater Forest durante la primera mitad de 2026. AMD, por su parte, emplea la técnica en volumen desde sus primeros productos con 3D V-Cache, aunque HBM4 todavía puede recurrir a los microbumps de soldadura, una alternativa menos sofisticada y costosa.

Una conexión más densa para chips 3D

El hybrid bonding elimina el bump de soldadura que normalmente se interpone entre dos dies apilados. Para lograrlo, los fabricantes pulen las superficies hasta dejarlas casi perfectamente planas y después unen directamente los pads de cobre y el dieléctrico circundante mediante calor y presión.

La ausencia de un bump que colapse permite colocar muchas más conexiones en el mismo espacio. AMD ha citado una densidad de interconexión aproximadamente 15 veces superior a la de un apilamiento 2.5D convencional con microbumps, mientras que cifras presentadas por TSMC en su simposio tecnológico de 2026 sitúan la unión cara a cara en unas 14.000 señales por milímetro cuadrado, frente a cerca de 1.500 en un esquema cara a espalda basado en through-silicon vias.

Los microbumps históricamente trabajaron con pasos cercanos a 40 micrones y llegaron hacia los 10 micrones en memorias recientes. El hybrid bonding comienza donde esa tecnología encuentra sus límites, con generaciones de 4,5 y 3 micrones en desarrollo y demostraciones de investigación que ya exploran pasos submicrométricos.

Esta reducción aumenta el número de conexiones verticales entre los dies apilados y permite que un bloque de caché o un tile de cómputo funcione casi como parte integral del procesador. La consecuencia es especialmente relevante para aceleradores de inteligencia artificial, donde el ancho de banda interno y la eficiencia energética pueden determinar el rendimiento del sistema completo.

Dos métodos con ventajas y costos distintos

La industria trabaja con dos enfoques principales: wafer-a-wafer y die-a-wafer. El primero une dos obleas completas ya estructuradas, cara a cara, y las corta después, por lo que la alineación ocurre una sola vez a escala de oblea y puede ofrecer pasos más finos con una producción potencialmente más rápida.

Imec y EV Group demostraron en el ECTC de mayo una unión wafer-a-wafer con un paso de 200 nanómetros y una superposición posterior a la unión inferior a 40 nanómetros. Sin embargo, el método exige que ambas obleas contengan dies del mismo tamaño y une todos los componentes, incluidos los defectuosos, de modo que un solo die dañado puede arruinar el par correspondiente.

La unión die-a-wafer coloca dies individuales previamente probados sobre una oblea, una característica necesaria para los chiplets y las pilas de HBM. Este procedimiento permite seleccionar known-good-dies, combinar diferentes tamaños y mezclar nodos de proceso, aunque cada pieza debe tomarse, alinearse y colocarse por separado.

En el ECTC de 2026, CEA-Leti mostró un paso die-a-wafer de 1 micrón, aproximadamente cinco veces más holgado que el récord wafer-a-wafer. Applied Materials y Besi sitúan la capacidad de sus plataformas cerca de 1.600 colocaciones por hora, mientras las máquinas Chameo de Besi están calificadas alrededor de 2.000 chips por hora y su próxima generación apunta a una precisión de 50 nanómetros.

TSMC e Intel marcan el ritmo

TSMC mantiene la posición más avanzada en volumen mediante su plataforma System on Integrated Chips, conocida como SoIC. La hoja de ruta presentada en su Simposio de Tecnología de Norteamérica de 2026 muestra una reducción desde 9 micrones en 2023 hasta 6 micrones en 2025, con una meta de 4,5 micrones para 2029.

La segunda generación de SoIC añadirá unión cara a cara sobre el apilamiento cara a espalda que soportaba la primera generación. En paralelo, TSMC prevé combinar N3P sobre N4 en la actualidad, N2P sobre N2P para 2028 y A14 sobre A14 en 2029.

Con SoIC, el bloque vertical se construye primero mediante hybrid bonding y después se integra en un módulo CoWoS junto con HBM sobre un interposer de silicio. El MI300 de AMD sirve como referencia de esta arquitectura 3.5D, al apilar dies de cómputo e I/O antes de añadir la memoria, de manera que SoIC gestiona la densidad vertical y CoWoS la integración lateral.

La capacidad de fabricación también se está ampliando, aunque con cierta lentitud, mediante el campus de empaque avanzado AP7 de TSMC en Chiayi, cuya producción está prevista para 2026. Analistas de TrendForce han estimado que la capacidad de SoIC podría duplicarse aproximadamente cada año desde unos pocos miles de obleas mensuales en 2024, con AMD y la CPU Fujitsu Monaka, fabricada por Broadcom, entre los clientes mencionados.

Intel incorporó su propia versión, Foveros Direct, al procesador de servidor Clearwater Forest, un Xeon 6+ construido en el nodo 18A y mostrado en el Mobile World Congress de marzo. El diseño utiliza un paso cobre a cobre de 9 micrones para unir tiles de cómputo e I/O sobre tiles base que funcionan como un interposer activo.

La compañía ha descrito una segunda generación con objetivo de 3 micrones, pero habilitar el proceso en un nodo lógico de vanguardia requirió una variante dedicada denominada 18A-PT. Esta versión añade los through-silicon vias y el soporte de unión que no incorpora el 18A estándar, marcando un cambio relevante frente al Foveros anterior, basado en microbumps para los chiplets de la GPU Ponte Vecchio.

HBM4 gana tiempo frente al cambio

La expectativa dominante era que HBM, la memoria apilada que acompaña a los aceleradores de IA, se convirtiera en el principal mercado del hybrid bonding por volumen. Esa perspectiva cambió en enero, cuando JEDEC elevó de 720 a 775 micrones el límite de altura del paquete HBM y abrió espacio suficiente para ensamblar pilas de 16 niveles de HBM4 con microbumps.

Con pads de HBM4 separados por 10 micrones, el salto inmediato al hybrid bonding todavía no ofrecería una justificación económica clara, de acuerdo con reportes citados por la fuente. SK hynix habría optado por mantener el advanced mass-reflow molded underfill para HBM4 de 16 niveles, mientras conserva el hybrid bonding como alternativa y valida muestras de 12 niveles con esa técnica para generaciones posteriores.

La compañía presentó una muestra de HBM4 de 16 capas en CES 2026 sin la unión completamente híbrida que muchos esperaban para esa generación. El calendario de adopción se desplaza así hacia HBM4E y HBM5, previstas entre 2027 y el final de la década, cuando las pilas más altas y los pasos más estrechos reduzcan el espacio disponible para los métodos tradicionales.

La demora comercial no ha detenido las inversiones en infraestructura. SK hynix destina USD $3.870 millones a una planta de empaque avanzado en Indiana, con producción prevista para 2028, mientras Micron comenzó la construcción de una instalación de empaque HBM en Singapur valorada en USD $7.000 millones, cuya producción se espera alrededor de 2027.

Samsung también desarrolla su familia de empaques SAINT, incluido SAINT-D, que coloca DRAM directamente sobre un die lógico. La empresa ha descrito además un diseño HBM4 sin buffer que elimina el die base separado y contempla dies lógicos HBM personalizados en su proceso de fundición de 2 nanómetros para muestras en 2027.

En GTC, Samsung afirmó que el hybrid bonding reduce más de 20% la resistencia térmica frente a la unión por termocompresión. Ese posible beneficio es importante para sistemas de IA, aunque la adopción dependerá de que la mejora térmica y la densidad compensen los costos de preparación, metrología, rendimiento y colocación individual.

Equipos, patentes y presión geopolítica

Applied Materials y Besi lanzaron a finales de 2025 el sistema die-a-wafer Kinex, presentado como un bonder híbrido integrado que combina preparación de superficie, unión y metrología. Applied Materials posee una participación accionaria en Besi, y reportes de marzo ubicaron a la compañía en el centro del interés de adquisición de Lam Research y Applied Materials.

El interés refleja la importancia creciente de las herramientas de unión a medida que la lógica acelera su adopción y la memoria posterga la transición. Analistas proyectan que los ingresos de Besi por hybrid bonding llegarán aproximadamente a EUR €476 millones en 2026, frente a unos EUR €36 millones en 2023, mientras los pedidos del segundo semestre de 2025 crecieron más de 60% frente al primero.

Otros proveedores también buscan una posición en la cadena de suministro. ASMPT se asoció con EV Group, y SK hynix trabaja con Hanwha Semitech en máquinas de unión orientadas a un lanzamiento comercial de HBM en 2027, lo que muestra que los compromisos de equipos avanzan incluso antes de que exista una fecha firme para el uso masivo en memoria.

La fabricación sigue siendo exigente porque las superficies deben permanecer casi perfectamente planas y limpias. El dieléctrico se adhiere mediante fuerzas de van der Waals, la superficie pulida no debería variar más de aproximadamente 0,2 nanómetros y los pads de cobre deben quedar unos pocos nanómetros por debajo para expandirse hasta el contacto cuando la pila se calienta entre 200 y 300 °C.

Una partícula inferior a un micrón puede mantener separadas las superficies y dejar un hueco que afecte numerosos pads a la vez. Por eso, la planarización químico-mecánica, la limpieza y la metrología determinan buena parte del rendimiento, especialmente en el método die-a-wafer, donde cada colocación agrega tiempo y una posible fuente de error.

La propiedad intelectual añade otra capa de incertidumbre: Adeia demandó recientemente a AMD y alegó que el hybrid bonding utilizado detrás de 3D V-Cache infringe 10 de sus patentes. El caso constituye una disputa legal, no una determinación definitiva de infracción, y podría influir en acuerdos de licencia o en el diseño de futuras implementaciones.

China también explora la técnica para compensar su acceso limitado a tecnologías de fabricación avanzadas. Investigadores domésticos han propuesto apilar lógica y DRAM de generaciones anteriores para competir con GPU más nuevas, pero las afirmaciones públicas sobre piezas de 14 nanómetros combinadas con memoria local no equivalen todavía a una demostración de producción masiva.

Una adopción que avanza a dos velocidades

El panorama actual combina capacidad técnica disponible con una demanda que crece de forma desigual. TSMC ofrece un paso de 6 micrones, aunque su cliente divulgado más reciente envía productos con 9 micrones, mientras Intel también produce a 9 micrones y mantiene 3 micrones como objetivo de desarrollo.

En memoria, la decisión de JEDEC concedió una generación adicional a los microbumps y redujo la urgencia de pagar por una transición inmediata. HBM4E podría convertirse en el primer punto de inflexión si las pilas más altas y las exigencias térmicas hacen que el espacio adicional deje de compensar el costo de una tecnología convencional.

La industria, sin embargo, no parece interpretar el retraso como un rechazo al hybrid bonding. Las inversiones de fabricantes de memoria, proveedores de equipos y fundiciones sugieren que las empresas preparan líneas para una adopción futura, incluso mientras los productos actuales continúan utilizando métodos conocidos.

La evolución de la tecnología dependerá de dos señales concretas: que algún producto lógico de vanguardia reduzca de 9 micrones en volumen y que HBM4E demuestre un uso real del hybrid bonding antes de terminar la década. Si ambas condiciones se cumplen, la técnica podría pasar de ser una ventaja de empaquetamiento en chips especializados a convertirse en una infraestructura central para la computación de IA.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público.

Este artículo fue escrito por un redactor de contenido de IA y revisado por un editor humano para garantizar calidad y precisión.


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