Por Canuto  

SK hynix propone sumar pequeños núcleos programables a sus controladores SSD para asumir tareas repetitivas que hoy presionan a las CPU Arm. La compañía afirma que cada H-TPU usaría una fracción de la energía y el área de un núcleo de propósito general, aunque todavía no anunció cuándo llegará a un producto comercial.
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  • Los H-TPU atenderían operaciones rutinarias de lectura y escritura, metadatos y buffers, mientras la CPU principal conservaría la gestión de políticas y excepciones.
  • SK hynix atribuye a cada núcleo un consumo cercano al 2,5% y un área equivalente al 4% de un núcleo de CPU de propósito general; no identificó el modelo usado para la comparación.
  • La empresa planea aplicar la arquitectura a controladores SSD empresariales y NAND, y también la relaciona con el proyecto Storage Next y la memoria HBF.

SK hynix quiere cambiar la forma en que sus controladores de unidades de estado sólido procesan las operaciones rutinarias. Su propuesta, llamada Hynix Transaction Processing Unit (H-TPU), distribuye tareas específicas entre pequeños núcleos programables para reducir la presión sobre las CPU Arm convencionales justo cuando aumentan las velocidades de almacenamiento.

La compañía sostiene que cada H-TPU consume alrededor del 2,5% de la energía de un núcleo de CPU de propósito general y ocupa cerca del 4% de su área. La comparación no identifica qué procesador sirve de referencia, y la tecnología aún no cuenta con una fecha anunciada para su llegada a un controlador SSD empresarial comercial.

Una respuesta a la presión sobre los controladores

En un controlador SSD, el procesador coordina el intercambio de datos entre el equipo anfitrión y la memoria NAND, además de organizar operaciones internas necesarias para que la unidad funcione. A medida que las unidades procesan más datos, también aumenta el trabajo que deben completar esos controladores, una exigencia que cobra relevancia en los productos empresariales de alto rendimiento.

Tom’s Hardware informó que Koo In-jae, vicepresidente de diseño de system-on-chip (SoC) de SK hynix, expuso la propuesta durante ISOCC 2026, la Conferencia Internacional de Diseño de SoC. En una charla titulada From SSD Controllers to AI Memory SoCs, Koo describió a las CPU de estos controladores como limitadas por el consumo de energía y el espacio que ocupan.

Según la presentación, el ancho de banda de PCIe se duplica con cada generación, mientras que las frecuencias de reloj y la capacidad de control de las CPU integradas no avanzan al mismo ritmo. Ese desequilibrio aumenta la presión para que los fabricantes procesen más operaciones sin limitarse a sumar núcleos de propósito general, una alternativa que también puede elevar el costo energético y el área del chip.

La evolución de algunos controladores de Marvell ilustra esa tendencia, aunque no determina por sí sola el rumbo de toda la industria. El Bravera SC6, diseñado para PCIe 6.0, incorpora 12 núcleos Cortex-R82 distribuidos en dos grupos, además de tres Cortex-M7 y un Cortex-M3 de seguridad; su antecesor SC5, para PCIe 5.0, empleaba 10 núcleos Cortex-R8 y Cortex-M7, junto con un Cortex-M3.

Cómo se repartiría el trabajo entre CPU y H-TPU

SK hynix plantea que los H-TPU se encarguen de operaciones repetitivas, como procesar comandos de lectura y escritura, gestionar metadatos y controlar buffers. La arquitectura utiliza un pipeline de cuatro etapas y ejecuta las instrucciones en orden, un diseño más acotado que el de una CPU moderna con ejecución fuera de orden y múltiples unidades de cálculo.

La empresa no presenta el H-TPU como un acelerador de inteligencia artificial ni como sustituto de la CPU principal. Esta última seguiría atendiendo la recuperación de errores, las excepciones y las decisiones de política de almacenamiento, mientras los núcleos especializados descargarían una parte delimitada de las operaciones habituales.

El diseño requiere un compilador y herramientas de desarrollo propios para programar código destinado a esas funciones. SK hynix habría dividido más de 100 tareas detalladas del control de almacenamiento y las habría distribuido entre docenas de pequeños clústeres; la cifra de más de 100 se refiere al total de H-TPU, no al número de funciones, y no se informó cuántos núcleos contiene cada clúster.

La arquitectura también permitiría dejar inactivos los núcleos que una operación concreta no necesita, con una reducción adicional del consumo cuando entran en un modo de energía mínima. La compañía atribuye a cada unidad un área equivalente a cerca del 4% y un gasto energético de alrededor del 2,5% respecto de un núcleo general, aunque no precisó cuál fue el procesador usado como referencia.

Una tendencia que ya tiene antecedentes

Separar tareas rutinarias de las funciones de una CPU general no es una idea exclusiva de SK hynix. Phison, por ejemplo, combina núcleos Cortex-R5 con circuitos especializados para ejecutar operaciones repetitivas, un enfoque que la empresa denomina CoXProcessor y que ya incorporó a algunos de sus productos de almacenamiento.

El controlador E18 de Phison combina dos núcleos Cortex-R5 de menor frecuencia con otros tres núcleos principales. En el mercado empresarial, su controlador X1 utilizaba dos Cortex-R5 y hasta 32 micro núcleos, cada uno dedicado a una o dos tareas, una estrategia que muestra distintas maneras de dividir el procesamiento del firmware.

Documentos de patente de SK hynix describen una arquitectura en que una CPU dirige el plano de control y numerosos procesadores pequeños participan en el plano de entrada y salida. Una patente estadounidense presentada inicialmente en Corea en noviembre de 2020 organiza esos procesadores en cuatro grupos funcionales: anfitrión, caché, mapa y memoria no volátil, por los que pasa un comando antes de llegar a la NAND.

En el ejemplo de esa patente, cada procesador pequeño tendría unas 200.000 puertas lógicas, frente a siete millones para la CPU, una proporción cercana al 2,9%. El documento señala que el firmware puede ejecutarse en las unidades pequeñas, por lo que no son circuitos rígidos; aunque allí se usa la expansión TPU como Tensor Processing Units, la descripción se refiere a procesamiento de almacenamiento y no a aceleradores de IA.

Del núcleo programable al hardware fijo

La propuesta de SK hynix no termina con los H-TPU: la empresa también describió una etapa posterior de automatización por hardware, o HWA. En ese esquema, circuitos dedicados asumirían labores como procesar comandos, buscar direcciones y copiar datos entre buffers, mientras la CPU y los H-TPU conservarían las decisiones más complejas y el manejo de excepciones.

La separación busca que los tiempos de finalización de las operaciones sean más predecibles, una característica importante en unidades empresariales que procesan muchas operaciones de entrada y salida por segundo. La automatización de tareas sin necesidad de control inteligente reduciría la carga del firmware, aunque la recolección de basura y otras labores de gestión seguirían dependiendo de este.

La empresa ya había presentado solicitudes relacionadas con rutas de procesamiento por hardware fijo. Una patente estadounidense presentada inicialmente en Corea en 2022 describe un circuito de automatización de escritura, mientras otro documento anterior plantea enviar operaciones básicas de entrada y salida por una ruta implementada completamente en hardware y derivar los casos que no pueda resolver.

El paso hacia circuitos dedicados no significa que desaparezcan la CPU o el firmware del controlador. La arquitectura propuesta asigna a cada componente una parte distinta del trabajo: el hardware fijo acelera operaciones previsibles, los H-TPU ejecutan tareas programables y la CPU principal atiende decisiones y situaciones excepcionales.

Aplicaciones previstas en NAND y memoria HBF

SK hynix planea extender los H-TPU a su cartera de productos NAND, incluidos los controladores SSD empresariales de próxima generación. TheElec informó además que la tecnología se usaría en Storage Next, el nombre de Nvidia para el proyecto conjunto AIN P con SK hynix, orientado a operaciones de acceso de 512 bytes o más sobre NAND.

La compañía también prevé aplicar el enfoque a la memoria flash de alto ancho de banda, conocida como HBF, que según los reportes llegaría el próximo año. Esta tecnología apila matrices NAND para atender cargas de inferencia de inteligencia artificial y apunta a un ancho de banda de memoria comparable al de HBM, pero con más capacidad por pila.

La comparación mencionada para HBF llega hasta 512 GB por pila, frente a 64 GB para HBM4. En ese escenario, la fuente describe una relación de lecturas de inferencia frente a escrituras de alrededor de 300.000 a 1, con el compilador y el entorno de ejecución de IA entregando flujos de datos preanalizados al SoC de HBF.

La gestión de buffers y la precarga de datos buscarían ocultar la latencia de la NAND mientras el procesador realiza sus cálculos. Como el tamaño importa en las pilas HBF, una arquitectura tradicional con múltiples núcleos Arm podría resultar menos práctica, pero la utilidad concreta de los H-TPU todavía depende de su implementación en productos y de pruebas de rendimiento que aún no se han divulgado.

Por ahora, SK hynix no anunció una fecha para incorporar el H-TPU a un controlador SSD empresarial comercial. Su plan refleja un cambio hacia unidades de procesamiento más pequeñas y especializadas, junto con automatización por hardware, frente a la estrategia de sumar CPU convencionales a medida que sube la velocidad de las interfaces.

La presión podría crecer con futuras generaciones de PCIe: el informe señala que PCIe 7.0 y PCIe 8.0 exigirán más capacidad de procesamiento, y que la ratificación final de esta última está prevista para 2028. Ese horizonte no demuestra que los H-TPU vayan a imponerse, pero explica por qué SK hynix explora alternativas al escalado tradicional de núcleos.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público.

Este artículo fue escrito por un redactor de contenido de IA y revisado por un editor humano para garantizar calidad y precisión.


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