Architect Labs presenta Redwood, un acelerador de IA diseñado de extremo a extremo por una máquina

Architect Labs asegura que Redwood es el primer acelerador de IA diseñado, verificado y desplegado de extremo a extremo por un sistema de inteligencia artificial. El prototipo funciona actualmente sobre una FPGA AMD Versal y sus cifras sobre silicio son proyecciones, no mediciones de un chip fabricado. La compañía plantea adaptar hardware a cargas de trabajo específicas en semanas, en lugar de años.
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• Architect Labs afirma que Redwood generó RTL, verificación, firmware, controladores y kernels a partir de una especificación humana de alto nivel.
• La primera implementación en una FPGA AMD Versal habría terminado sin errores y alcanzado 95% de cobertura de código y cobertura funcional.
• Proyectado sobre Samsung 8 nm, Redwood Nano alcanzaría 49 tokens por segundo a 1,3 W, frente a 28 tokens y 2,6 W del Jetson Orin Nano.

Architect Labs presentó Redwood, un acelerador de inteligencia artificial que, según la empresa, fue diseñado, verificado y desplegado de extremo a extremo por un sistema de IA. La propuesta no consiste únicamente en utilizar algoritmos para asistir una tarea concreta del diseño electrónico, sino en convertir una especificación humana de alto nivel en un conjunto completo de componentes de hardware y software. El resultado funciona actualmente sobre una FPGA AMD Versal, por lo que sus cifras de fabricación son proyecciones y no mediciones de un chip producido en serie.

La compañía sostiene que dos arquitectos humanos definieron la especificación inicial y que, a partir de ese documento, el sistema generó el modelo de rendimiento, el RTL, los entornos de verificación UVM, las pruebas formales, el firmware, los controladores y los kernels de cómputo. Architect Labs afirma que no hubo intervención humana por debajo de la especificación ni uso de propiedad intelectual preexistente o código abierto. Estas son afirmaciones de la empresa y no equivalen, por sí solas, a una verificación independiente.

El anuncio fue difundido por @alexwg, quien aclaró que asesora a Architect Labs y mantiene un interés financiero en 021T Capital, firma que ha respaldado a la compañía. Esa relación no invalida por sí misma los datos técnicos, pero obliga a leer las cifras como afirmaciones corporativas sujetas a verificación independiente. El propio autor indicó que los resultados de silicio son proyecciones y que las declaraciones sobre el futuro implican riesgos.

El contexto ayuda a entender la magnitud del planteamiento. La fabricación de chips se abrió progresivamente a empresas sin fábricas, especialmente después de la creación de TSMC por Morris Chang en 1987, pero el diseño siguió concentrado en equipos especializados y presupuestos elevados. La fuente recuerda que apenas 14% de los proyectos de chips logra éxito en la primera pasada de silicio y que tres cuartas partes sufren retrasos, en un proceso que puede extenderse durante años y costar cientos de millones de dólares.

Del diseño asistido a la autoría del chip

La IA ya participaba desde hace años en los flujos de diseño electrónico, por lo que la palabra “primero” requiere una delimitación precisa. AlphaChip, de Google, ha generado planos de piso para unidades de procesamiento tensorial desde 2020, aunque dentro de un proceso que conserva intervención humana. En 2023, investigadores de NYU demostraron un microprocesador de ocho bits diseñado mediante una conversación con un chatbot, pero un ingeniero seguía operando el teclado y coordinando el trabajo.

También existen proveedores de herramientas de automatización electrónica que prometen multiplicar por diez el rendimiento de tareas individuales. Architect Labs diferencia esos avances de Redwood porque, en su descripción, el sistema produjo todos los bloques desde una única especificación y permitió ejecutar un modelo moderno sobre el acelerador resultante. La distinción es importante: no afirma que la IA haya sido utilizada por primera vez en el diseño de chips, sino que atribuye a su sistema un hito de autoría integral.

La empresa asegura que cerró cada bloque en menos de dos semanas con 95% de cobertura de código y cobertura funcional. Después, la primera entrega del RTL a una FPGA AMD Versal habría terminado sin errores, mientras una tercera semana permitió poner en línea la inferencia de Qwen3. Architect Labs mostró esa ejecución en vivo durante la Design Automation Conference de este verano, de acuerdo con la información difundida sobre el proyecto.

El flujo también habría conservado una capacidad de iteración poco habitual para los programas tradicionales. Según la compañía, cualquier cambio en la especificación puede regenerarse, reverificarse y desplegarse nuevamente en hardware en menos de 48 horas, y el diseño llegó a absorber 115 cambios fusionados en un solo día. La ventaja potencial no radica solo en producir más rápido, sino en mantener la arquitectura abierta mientras cambian las cargas de trabajo de IA.

El desfase entre el silicio y la inteligencia artificial

Los diseñadores suelen congelar una arquitectura varios años antes de que el silicio llegue a la producción en volumen. Ese calendario crea una tensión creciente con las cargas de trabajo de IA, que pueden cambiar en cuestión de meses debido a nuevos modelos, técnicas de cuantización o necesidades de inferencia. Cuando el hardware se diseña para cubrir demasiados escenarios, pierde eficiencia; cuando se especializa demasiado pronto, corre el riesgo de quedar desalineado con el software que deberá ejecutar.

La fuente presenta ese problema como un desfase de relojes que encarece cada decisión. La generalidad exige pagar por circuitos que quizá nunca se utilicen y, al mismo tiempo, obliga a aceptar un mapeo imperfecto cuando una carga concreta no encaja con la lógica congelada. Con la ralentización de la Ley de Moore, la especialización aparece como una de las pocas vías importantes para mejorar el rendimiento por vatio, siempre que el ciclo de diseño pueda seguir el ritmo de los modelos.

En ese punto se ubica la tesis de Redwood: un chip no tendría que esperar a la siguiente generación para incorporar una mejora descubierta después del cierre arquitectónico. La compañía sostiene que su sistema puede traducir cambios de la especificación a nuevas versiones del hardware en días, no en los meses o años habituales. Esa promesa podría beneficiar especialmente a empresas con cargas de trabajo específicas, aunque su valor final dependerá de la verificación física, la fabricación y la estabilidad del rendimiento proyectado.

El proyecto además incorpora un bucle de optimización entre software y hardware. Qwen3, ejecutándose sobre Redwood, fue expuesto como un endpoint dentro del sistema de IA que construyó el acelerador, y el modelo habría identificado mejoras de temporización y de kernels para sus propias operaciones. La idea retoma la visión de I. J. Good, quien en 1965 imaginó una máquina capaz de diseñar máquinas mejores, pero extiende ese concepto desde el software hasta el silicio.

Rendimiento proyectado y límites actuales

Redwood todavía no cuenta con mediciones directas de un chip fabricado, y ese matiz limita cualquier comparación definitiva. Architect Labs calibró sus cifras mediante mediciones en FPGA y luego proyectó el comportamiento de Redwood Nano sobre Samsung 8 nm, un nodo presentado como comparable con la clase de proceso del NVIDIA Jetson Orin Nano. Por ello, los resultados deben entenderse como estimaciones técnicas de la empresa, no como una validación independiente en silicio de producción.

Bajo esa proyección, Redwood Nano ejecutaría el mismo modelo a 49 tokens por segundo, frente a los 28 tokens por segundo medidos en el Jetson Orin Nano. El consumo estimado sería de 1,3 W, frente a 2,6 W del dispositivo de referencia, mientras el área calculada alcanzaría 2,88 milímetros cuadrados. Architect Labs resume la diferencia como una mejora de 3,4 veces en rendimiento por vatio, una métrica especialmente relevante para dispositivos periféricos y sistemas con restricciones energéticas.

La velocidad de inferencia importa porque una arquitectura puede obtener buenos resultados en pruebas generales y, aun así, desperdiciar recursos al ejecutar una carga concreta. Redwood fue concebido alrededor de un modelo y un flujo de trabajo específicos, de modo que la comparación busca mostrar el beneficio de esa especialización. Sin embargo, el resultado dependerá de variables que todavía no están demostradas públicamente en un chip fabricado, como frecuencias sostenidas, rendimiento térmico, rendimiento de fabricación y comportamiento bajo cargas prolongadas.

La cautela también aplica a la afirmación de cero errores en la FPGA. Ese resultado describe la primera entrega del RTL en la plataforma indicada, pero no equivale automáticamente a ausencia de fallas en el diseño físico, la fabricación o el software desplegado en otros entornos. La compañía deberá demostrar que la cobertura y las pruebas formales se traducen en confiabilidad de producto, costos competitivos y disponibilidad de herramientas para clientes externos.

La posible industria designless

Architect Labs propone llamar “industria designless” a la siguiente etapa de la evolución fabless. En el modelo fabless, una empresa crea el diseño y encarga la fabricación a una compañía especializada; en la visión de Ebrahim Hussain, CEO de Architect Labs, una organización aportaría principalmente su carga de trabajo y recibiría un chip derivado de ella. El equipo humano de diseño dejaría de ser la puerta de entrada y se convertiría en una especificación de alto nivel.

La historia de la industria explica por qué esa posibilidad resulta atractiva. Jack Kilby construyó el primer circuito integrado en 1958, mientras Federico Faggin dirigió a un pequeño grupo de ingenieros en el desarrollo del Intel 4004 en 1971; después, Mead y Conway publicaron en 1980 reglas que ampliaron el acceso académico al diseño. La fabricación se democratizó con TSMC, pero el costo y la complejidad del diseño volvieron a concentrar el sector en unos pocos gigantes.

El caso del Z80 ilustra la intensidad de aquella labor: su creación se atribuye a Federico Faggin y Masatoshi Shima, quienes dibujaron circuitos manualmente en 1975. Décadas después, estimaciones citadas por medios especializados situaron en aproximadamente USD $725 millones el costo de diseño de un chip de 2 nanómetros. Frente a esos antecedentes, Architect Labs sostiene que Redwood fue especificado por dos personas y diseñado por una máquina, aunque esa comparación no elimina los costos posteriores de validación y fabricación.

La startup asegura que ya trabaja con socios de Fortune 500 bajo este enfoque y que comprime programas de meses en semanas. Su tesis es que cada carga de trabajo relevante podría justificar un acelerador propio cuando el diseño deje de ser el cuello de botella, pero esa expansión exige resolver la producción, la propiedad intelectual, la seguridad y el soporte de largo plazo. Por ahora, Redwood representa una demostración de automatización avanzada y una promesa comercial que aún debe confirmarse fuera de la FPGA.

El anuncio marca un cambio conceptual más que una prueba concluyente de que la industria haya abandonado el diseño humano. Redwood muestra hasta dónde puede extenderse la IA dentro de una cadena que incluye arquitectura, verificación, software y optimización, pero sus resultados de silicio permanecen proyectados. Si esas proyecciones sobreviven a la fabricación y a los clientes reales, la especificación de una carga de trabajo podría convertirse en el nuevo punto de partida para crear hardware a medida.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público.

Este artículo fue escrito por un redactor de contenido de IA y revisado por un editor humano para garantizar calidad y precisión.

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