Por Canuto  

Tesla presentó una hoja de ruta que rebautiza sus aceleradores de IA como SI, proyecta para el SI6 hasta 80 veces el cómputo del SI4 y rediseña Dojo 3 con chiplets y memoria HBM. Las cifras son estimaciones y varios detalles técnicos y plazos todavía no están definidos.

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  • La compañía prevé que el acelerador SI6 llegue en 2029-2030 y alcance entre 17.280 y 46.080 TOPS, según estimaciones basadas en el rendimiento atribuido al hardware actual.
  • Dojo 3 usaría chiplets, empaquetado 2.5D y 3D y memoria HBM apilada, en lugar del enfoque centrado en SRAM de la primera generación.
  • Tesla afirma que el nuevo Dojo estará pensado para entrenamiento y despliegues espaciales, pero aún no informa su capacidad, proceso de fabricación ni calendario detallado.

 

 

Tesla presentó una hoja de ruta para sus aceleradores de inferencia y entrenamiento que incorpora una nueva marca, SI, asociada a la llamada superinteligencia. Según Tom’s Hardware, la compañía espera que su futuro acelerador SI6 alcance hasta 80 veces el rendimiento de cómputo del SI4, mientras prepara una tercera generación de Dojo con una arquitectura distinta a la de sus antecesores.

Una nueva marca y una hoja de ruta de largo plazo

La nomenclatura reemplaza las siglas AI por SI en los aceleradores de Tesla: los chips que antes eran conocidos como AI4, AI5 y AI6 pasan a identificarse como SI4, SI5 y SI6. La compañía vincula el cambio con el término superinteligencia, y la publicación también lo relaciona con el cambio de nombre de SpaceXAI a SpaceXSI que atribuye a Elon Musk.

El cambio de etiqueta no es, por sí solo, una mejora técnica, pero acompaña una presentación que anticipa modificaciones en procesos de fabricación, memoria y empaquetado. Para lectores que no siguen el diseño de chips, la inferencia corresponde a ejecutar modelos ya entrenados, mientras que el entrenamiento requiere procesar datos para desarrollar o ajustar esos modelos.

La hoja de ruta ubica al SI4 como referencia actual para la tecnología Full Self-Driving de Tesla y presenta al SI5 y al SI6 como sucesores. También contempla a Dojo D3 como acelerador de entrenamiento, una categoría distinta de los chips de inferencia destinados a ejecutar tareas en los vehículos y otros sistemas.

La presentación deja vacíos importantes: no publica cifras oficiales de consumo ni de rendimiento absoluto para los aceleradores de inferencia, y tampoco especifica todos los formatos de datos compatibles con el SI6. Por eso, las comparaciones de potencia que acompañan la hoja de ruta deben entenderse como aproximaciones, no como resultados verificados de productos disponibles.

El SI6 promete multiplicar el cómputo, pero faltan datos

La cifra más llamativa es la mejora de hasta 80 veces que Tesla atribuye al SI6 frente al SI4, identificado previamente como HW4 y AI4. Tom’s Hardware calcula un rango de 17.280 a 46.080 TOPS, equivalente a 17,28 a 46,08 POPS, al extrapolar el rendimiento estimado del chip actual; el medio advierte que el cálculo depende de cómo se mida ese punto de partida.

La estimación del HW4 tampoco es oficial. Musk había dicho que ese procesador era entre tres y ocho veces más potente que HW3, cuyo rendimiento se cifra en 72 TOPS, lo que lleva a una estimación de 216 a 576 TOPS para el chip actual; la amplitud del rango condiciona las proyecciones de sus sucesores.

En memoria, el SI6 tendría 144 GB, frente a los 16 GB que la nota atribuye al HW4. El artículo describe esa capacidad como ocho veces mayor en una sección, aunque la división de 144 entre 16 da nueve; esa diferencia interna aconseja tomar con cautela la comparación hasta que Tesla publique especificaciones definitivas.

La compañía sitúa el SI6 en un proceso de fabricación de clase 2 nanómetros y espera que llegue en 2029 o 2030. Tesla ya firmó un acuerdo con Samsung Foundry para fabricar sus aceleradores de inferencia de sexta generación hasta 2033, pero la hoja de ruta no precisa cuál de las variantes de 2 nanómetros de Samsung utilizará.

SI5 prepara el camino con un diseño multichip

Antes del SI6, Tesla prevé desarrollar el SI5, también conocido anteriormente como HW5 o AI5. La hoja de ruta lo asocia con procesos de clase 3 nanómetros de TSMC y de clase 2 nanómetros de Samsung Foundry, además de un diseño de múltiples chips que se aparta del empaquetado convencional atribuido al HW4.

La compañía espera que el SI5 alcance 40 veces el rendimiento del SI4. La explicación que recoge la fuente atribuye el aumento a una combinación de ocho veces más capacidad de cómputo y una mejora de cinco veces por optimización del silicio; multiplicar esos factores ofrece una proyección, no una cifra de desempeño confirmada en un producto comercial.

Con el rango estimado para el HW4 como base, el SI5 podría situarse entre 8.640 y 23.040 TOPS. También se proyectan 96 GB de memoria, seis veces la capacidad de 16 GB atribuida al chip anterior, aunque el tipo de memoria aún no está definido y la nota plantea GDDR6 o GDDR7 como posibilidades.

La fuente estima que el SI5 podría consumir entre 250 y 800 vatios, dependiendo de la aplicación, una amplitud que vuelve especialmente incierta cualquier comparación aislada de rendimiento. Si Tesla opta por GDDR6 o GDDR7, el ancho de banda calculado podría ubicarse entre 768 GB/s y 1.536 GB/s, pero la compañía no ha confirmado cuál será la configuración final.

Dojo 3 abandona el enfoque centrado en SRAM

El otro giro de la hoja de ruta es Dojo D3, la tercera generación del acelerador de entrenamiento desarrollado por Tesla. A diferencia del D1, descrito como un diseño system-on-wafer apoyado en SRAM distribuida, el nuevo chip se plantea como una arquitectura de chiplets con empaquetado 2.5D y 3D y memoria HBM apilada.

El D1 se basaba en una gran cantidad de memoria SRAM integrada y distribuida, con 11 GB por oblea según los datos que recoge la publicación. La HBM, en cambio, abre la posibilidad de aumentar la capacidad de memoria para atender las necesidades de los modelos de IA, que emplean parámetros, activaciones y datos intermedios durante el entrenamiento.

Ese cambio también implica compromisos de diseño. La fuente señala que la HBM permite escalar la memoria, pero puede alterar latencia, ancho de banda, empaquetado y consumo; además, combinarla con dies lógicos y una integración a escala de oblea elevaría la complejidad de fabricación, refrigeración, fiabilidad y costos.

Tesla no ha confirmado si abandona por completo la integración a escala de oblea, ni ha publicado capacidad de memoria, rendimiento, proceso de fabricación o calendario para D3. La empresa lo describe como un acelerador optimizado para espacio, entrenamiento y escalado, una formulación que sugiere un diseño pensado para crecer, aunque no basta para determinar cómo será su implementación final.

El espacio como destino y las dudas que quedan

La hoja de ruta también asigna a Dojo D3 un posible uso extraterrestre. La referencia a despliegues espaciales podría implicar que algunas versiones necesiten protección frente a radiación, pero la publicación no detalla qué componentes recibirían ese tratamiento ni qué condiciones operativas tendría el sistema.

La apuesta resulta llamativa porque Dojo había atravesado cambios de dirección, según el recuento de Tom’s Hardware: la nota menciona que Musk canceló el proyecto de integración a escala de oblea en agosto de 2025 y que posteriormente se habló de usar hardware de Nvidia para centros de datos terrestres y espaciales. La reaparición de Dojo en la hoja de ruta no aclara si Tesla retomará ese enfoque anterior o si limitará el proyecto a la nueva arquitectura de chiplets.

La comparación con Nvidia ofrece una referencia, pero no una equivalencia directa entre productos. La publicación cita para la GPU Rubin 50 PFLOPS en NVFP4 para inferencia, 35 PFLOPS en NVFP4 para entrenamiento y 17,5 PFLOPS en FP8/FP6, y señala que Rubin ya se enviaba a clientes mientras el SI6 se proyectaba para 2029-2030; los formatos y usos distintos dificultan leer esas cifras como una competencia de rendimiento uno a uno.

Por ahora, la hoja de ruta comunica ambición tecnológica más que especificaciones cerradas: quedan pendientes los datos verificables del SI6 y D3, así como decisiones sobre memoria, consumo y fabricación. El desarrollo del SI5 será relevante porque podría mostrar qué tan viable resulta para Tesla el diseño multichip que después espera aprovechar en su siguiente acelerador de inferencia.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público

Este artículo fue escrito por un redactor de contenido de IA

 


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