Samsung lleva la memoria HBM hacia una arquitectura 3D con cómputo integrado

Samsung presentó una hoja de ruta de tres fases que busca convertir la memoria HBM en un sistema integrado de memoria y cómputo, con zHBM como destino final.
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• La primera fase traslada el controlador de memoria y reduce el tamaño de la interfaz física para recuperar espacio dentro del XPU.
• La segunda incorpora sensores, expansión de memoria y elementos de procesamiento en el die base del HBM personalizado.
• La arquitectura zHBM colocaría el procesador directamente bajo la DRAM y podría reducir cerca de 70% la energía de I/O.

Una nueva etapa para la memoria de alto ancho de banda

La memoria de alto ancho de banda, conocida como HBM, se ha convertido en un componente crítico para los aceleradores utilizados en inteligencia artificial porque permite mover grandes volúmenes de datos con una latencia menor que otras alternativas. Su diseño actual apila varios dies de DRAM sobre un die base y conecta esa estructura con un procesador, normalmente un XPU, mediante un interponedor 2.5D. Samsung considera que este esquema todavía puede evolucionar, pero también enfrenta límites físicos, energéticos y térmicos cada vez más difíciles de ignorar.

Durante Hot Chips 2026, Sangwook Han, integrante del equipo de diseño de DRAM de Samsung, presentó una hoja de ruta en tres fases para ampliar las funciones del die base. La propuesta comienza con HBM personalizado, identificado como cHBM, continúa con una arquitectura más amplia denominada aHBM y culmina con zHBM, un diseño que integraría directamente el procesador debajo de la pila de memoria. La compañía no ofreció una fecha de lanzamiento ni un calendario firme para estas etapas.

En el HBM convencional, el die base y los dies de memoria se fabricaban dentro de la misma clase de proceso DRAM, aunque cada uno cumplía tareas distintas. Samsung trasladó el die base de HBM4 a un proceso lógico de 4 nanómetros, una decisión orientada principalmente a reducir el consumo y el área, pero que también le entrega un silicio capaz de ejecutar funciones más complejas. La empresa sostiene que ese componente podría dejar de actuar como una simple interfaz y convertirse en un subsistema especializado.

La evolución responde al aumento sostenido del ancho de banda, que exige más conexiones, circuitos de interfaz y potencia. Según las cifras presentadas por Samsung, una pila HBM4 alcanza aproximadamente entre 1 y 5 TB/s mediante entre 1.000 y 2.000 entradas y salidas, con velocidades cercanas a 8 y 16 Gbps por conexión. Las generaciones futuras elevarían esas cifras, aunque hacerlo por los métodos tradicionales implicaría ocupar más área y concentrar todavía más calor.

El problema de escalar el ancho de banda

Los TSV, o vías que atraviesan el silicio, son esenciales para conectar verticalmente los dies de la memoria, pero su velocidad de señalización resulta difícil de aumentar indefinidamente. Por esa razón, cada nueva generación de HBM ha tendido a incorporar más TSV, una estrategia que consume superficie y obliga a reducir progresivamente la separación entre las conexiones. El resultado es una presión adicional sobre el diseño físico, la fabricación y el rendimiento térmico de las pilas.

El PHY, que gestiona la capa física de comunicación, también se vuelve más exigente conforme crece la cantidad de datos. HBM4 duplicó el número de DQ de datos de 1.024 a 2.048, mientras la velocidad de señalización continúa aumentando, y esa combinación amplía el consumo total aunque la energía utilizada por bit mejore. Samsung argumenta que el proceso lógico avanzado del die base permite construir una interfaz más densa y eficiente, además de trasladar allí tareas que antes recaían en el procesador.

La primera fase de la hoja de ruta busca recuperar área del XPU para dedicarla a unidades de cómputo. Los aceleradores de IA se encuentran con la desaceleración del escalado de procesos y con dies que se acercan a los límites del retículo y del interponedor, de modo que liberar bloques no computacionales puede ofrecer una vía alternativa para aumentar el rendimiento. El PHY tradicional es uno de los principales objetivos, porque ocupa una porción considerable tanto en el die base como en la interfaz correspondiente del XPU.

En un die base HBM4 de 11 por 12,8 milímetros, el PHY convencional ocupa más de 8 por 4 milímetros, mientras que la propuesta de enlace die a die, o D2D, tendría aproximadamente 8,5 por 1,5 milímetros. Samsung también reduciría la profundidad del canal de 5,5 a 2 milímetros, con lo que recuperaría espacio en ambos componentes. Sin embargo, concentrar la misma potencia en una superficie menor puede crear puntos calientes, por lo que la compañía plantea utilizar un bloque de ruta de calor capaz de reducir más de 35% la temperatura máxima cuando cubre más de la mitad del PHY.

Controladores y funciones inteligentes dentro del HBM

El cambio más relevante de la primera fase consiste en trasladar el controlador de memoria desde el XPU hasta el die base del HBM personalizado. Han estimó que los controladores representan entre 5% y 10% del área de un XPU, por lo que recuperar ese espacio y llenarlo con circuitos de cómputo podría generar una mejora de rendimiento de entre 10% y 20%. La cercanía entre el controlador y la memoria también podría simplificar ciertas tareas de mantenimiento y reducir el movimiento de datos.

Samsung propone además un mecanismo de reparación basado en SRAM para atender defectos puntuales en los dies de memoria. En lugar de sacrificar una fila o columna completa de repuesto por una sola celda defectuosa, las direcciones afectadas podrían redirigirse hacia SRAM ubicada en el die base. La compañía presenta esta posibilidad como una forma de aprovechar mejor el silicio y mejorar la flexibilidad del sistema, aunque no detalló métricas de rendimiento o disponibilidad comercial.

La segunda fase utilizaría el área que todavía queda libre después de mover el controlador para convertir el die base en un subsistema de memoria más completo. Entre las funciones propuestas figuran sensores de temperatura, voltaje, proceso y envejecimiento, además de hardware avanzado de autoprueba con capacidades similares a las de un sistema en chip. Estas herramientas permitirían observar con mayor detalle el estado de la memoria y aportar información para administrar fiabilidad y consumo.

El borde del die base también podría servir como punto de expansión directa de memoria, una respuesta a la creciente importancia de la capacidad, no solo del ancho de banda. Samsung plantea conectar memoria adicional, como LPDDR o incluso HBM, mediante controladores y PHY dedicados, sin depender de la expansión PCIe convencional. Han afirmó que esta ruta ofrecería potencialmente más ancho de banda y menor latencia que una extensión basada en PCIe, aunque no se comunicaron cifras concretas para esa alternativa.

Del HBM personalizado al diseño zHBM

La segunda fase incorpora elementos de procesamiento seleccionados directamente en el die base, debajo de la DRAM. Esos elementos podrían descargar trabajos limitados por el acceso a memoria, mientras las operaciones intensivas en cómputo permanecerían en la GPU, reduciendo el tráfico que debe recorrer el interponedor. Samsung denomina aHBM a esta arquitectura 2.5D ampliada y la relaciona con posibles reducciones en la latencia y el consumo de las entradas y salidas.

La tercera fase abandona la disposición lado a lado entre el XPU y la memoria para proponer una integración tridimensional más estrecha. En zHBM, la memoria se apilaría verticalmente sobre el acelerador de IA, con el procesador ubicado directamente debajo de la pila de DRAM. Esa reorganización permitiría sustituir el gran PHY situado en el borde por entradas y salidas distribuidas a lo largo del die, acortando la trayectoria física de los datos.

Las proyecciones de Samsung apuntan a que zHBM reduciría cerca de 70% la energía de I/O frente a HBM5. En otro escenario modelado por la compañía, el diseño entregaría aproximadamente 2,3 veces más ancho de banda de DRAM y reduciría alrededor de 100 W el consumo de memoria frente a un sistema compuesto por cuatro pilas HBM4E. Se trata de estimaciones de diseño, no de resultados de un producto comercial disponible, y su cumplimiento dependerá de la fabricación y de la integración con los procesadores.

El principal desafío de zHBM sería térmico, precisamente porque coloca más componentes activos en una estructura vertical. Han explicó que Samsung apunta a pilas de aproximadamente cuatro alturas, frente a configuraciones convencionales de 12 o 16 alturas posibles, para controlar el calor, mientras las I/O distribuidas ayudarían a dispersar los circuitos y evitar concentraciones extremas. La solución tendría que equilibrar capacidad, ancho de banda, temperatura e integración física, una combinación que limita las ventajas teóricas de cualquier arquitectura.

La fabricación también exigiría unión avanzada de oblea sobre oblea y unión híbrida de cobre para alcanzar la densidad de I/O necesaria. Ese proceso requeriría una coordinación mucho más estrecha entre los equipos responsables de DRAM y de los sistemas en chip, porque memoria y procesador dejarían de diseñarse como piezas relativamente independientes. El punto de partida concreto es el die base lógico de 4 nanómetros de HBM4, mientras cHBM y aHBM parecen extensiones de más corto plazo y zHBM permanece como objetivo de largo plazo.

La presentación de Samsung muestra que la competencia por el hardware de IA no depende únicamente de fabricar procesadores con más unidades de cálculo. También exige acercar la memoria, reducir los desplazamientos de datos y controlar el consumo que acompaña al crecimiento del ancho de banda. Si la hoja de ruta supera sus obstáculos de térmica, fabricación y compatibilidad, la HBM podría evolucionar desde una memoria apilada hacia una plataforma integrada de memoria, control y cómputo.

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