Nagare Labs, una startup respaldada por Playground Global, firma en la que Pat Gelsinger es socio general, plantea apilar su memoria Z2RAM directamente sobre chips de IA para combinar velocidad de SRAM con densidad de DRAM. Una celda experimental de tres transistores retuvo datos durante más de 300 segundos a 85 °C, pero las cifras comerciales anunciadas por la empresa aún son proyecciones y la tecnología permanece en fase de laboratorio.
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• Una celda experimental relacionada retuvo datos por más de 300 segundos a 85 °C; Nagare no ha publicado cifras medidas de su producto Z2RAM.
• La empresa proyecta cinco veces la densidad de SRAM, 14 veces la velocidad de DRAM y un tercio de su energía de lectura frente a SRAM.
• La tecnología aún necesita demostrar su operación a mayor temperatura, escalar a múltiples capas y encontrar socios de fabricación y encapsulado.

Nagare Labs apuesta por Z2RAM para acercar la memoria al cómputo de IA

Los aceleradores de inteligencia artificial necesitan mover grandes volúmenes de datos con rapidez, pero la memoria disponible enfrenta límites de ancho de banda, costo, densidad y temperatura. Nagare Labs, un spinoff de Georgia Tech respaldado por Playground Global, propone Z2RAM, una tecnología sin condensador que busca combinar la velocidad de SRAM con la densidad de DRAM y apilarse directamente sobre el chip de cómputo.

La promesa todavía no equivale a un producto demostrado: la startup presenta como objetivos de su primera generación una densidad cinco veces superior a SRAM, una velocidad 14 veces mayor que DRAM y un consumo de lectura tres veces menor que SRAM. En paralelo, investigaciones de los fundadores reportan celdas experimentales con retenciones de datos crecientes, incluida una que superó los 300 segundos a 85 °C, aunque Nagare no compartió mediciones propias de retención, latencia o energía para Z2RAM.

El cuello de botella de memoria y el desafío del calor

El problema que Nagare intenta resolver surge de una brecha entre la capacidad de procesamiento y la memoria que alimenta a los aceleradores. Según la compañía, el cómputo máximo creció alrededor de 70 % anual durante las últimas tres décadas, mientras que el ancho de banda de memoria avanzó cerca de 20 % por año, una diferencia que limita el aprovechamiento de los procesadores para cargas de trabajo de IA.

La memoria de alto ancho de banda, o HBM, es una solución relevante, pero obtener suficiente suministro ha sido difícil y el calor restringe cuántas capas pueden colocarse sobre un procesador. Samsung planea su zHBM, que apila DRAM directamente sobre el procesador, con cerca de cuatro capas; otras alternativas en desarrollo incluyen memoria flash de alto ancho de banda, que apilaría NAND junto a la GPU, y SRAM apilada, más rápida pero menos densa y más costosa por capacidad.

La DRAM puede ubicarse sobre el circuito de cómputo, aunque la temperatura de la lógica inferior limita cuánto puede trabajar el conjunto. Una simulación de 2025 del grupo del cofundador Shimeng Yu estima que, para mantener la DRAM a 95 °C o menos, la lógica podría disipar 220 W/cm², o 300 W/cm² con mejores vías térmicas; los planes de vHBM de Micron también contemplan estructuras para dispersar el calor.

Este límite térmico importa porque apilar memoria no solo implica resolver conexiones y fabricación: también hay que evitar que el procesador caliente la memoria hasta comprometer su funcionamiento. Z2RAM busca diferenciarse depositando sus capas directamente sobre el acelerador y definiéndolas juntas en un solo dado, sin interposer ni uniones entre las capas de memoria, una arquitectura que Nagare compara con la expansión vertical de la memoria NAND 3D.

Qué hace Z2RAM y qué resultados se han medido

Nagare describe su celda como dos transistores y un escudo, sin condensador: un transistor de escritura coloca carga en un nodo de almacenamiento, mientras el escudo reduce la interferencia de las celdas vecinas. El transistor de lectura puede detectar esa carga sin drenarla, y su capacitancia de compuerta conserva el estado; por ello, las lecturas no serían destructivas y la celda evitaría la reescritura periódica característica de la DRAM.

La empresa plantea fabricar Z2RAM depositando capas sobre el acelerador, con herramientas estándar de 300 mm y litografía DUV, sin requerir EUV. Su hoja de ruta contempla más de 100 capas y cientos de miles de conexiones verticales, además de una exposición litográfica que cubriría varias capas a la vez; estos detalles describen la propuesta de integración, no una pila comercial ya demostrada.

Los datos publicados por investigadores vinculados a los fundadores muestran avances en retención, pero corresponden a diseños experimentales específicos. Una celda de dos transistores de óxido de indio dopado con tungsteno reportó en 2020 un segundo de retención a 25 °C y 300 milisegundos a 85 °C; en 2025, una versión de tres transistores autoalineada superó los 1.000 segundos a 25 °C, frente a 200 segundos en la variante con transistores solapados.

Seis meses después, una celda de tres transistores denominada plegada asimétrica con refuerzo superó los 300 segundos a 85 °C, frente a 100 milisegundos para un diseño convencional de tres transistores. La medición consideró una caída de 100 mV y, aunque la retención podría bastar para que los datos de una caché de último nivel de GPU se sobrescriban antes de perderse, los resultados no prueban todavía que Z2RAM alcance esas cifras en una implementación multicapa.

Las cifras de rendimiento siguen siendo estimaciones

Los resultados publicados combinan mediciones, simulaciones y proyecciones, por lo que no deben leerse como especificaciones verificadas de un producto. En la investigación de 2025, una celda de dos transistores registró un pulso de escritura de 10 nanosegundos; un diseño de lectura de 7 nm y un arreglo de 128 por 128 tuvo un retardo simulado de 2,6 nanosegundos, mientras que el área de celda de 0,0168 µm² se proyectó con reglas de diseño de 7 nm.

Otra simulación, elaborada por el grupo de Yu, estimó que una caché de cuatro niveles y 256 MB basada en celdas de ganancia de dos transistores a 7 nm podría alcanzar 5,7 veces la densidad de bits de SRAM de 7 nm en la misma área. Sin embargo, el beneficio disminuye por encima de siete u ocho niveles porque las máscaras escalan con las capas; la afirmación de Nagare sobre una sola litografía podría cambiar esa limitación, pero la compañía aún no ha demostrado esa posibilidad.

En otra simulación de una caché L2 para GPU, la tecnología de tres transistores logró el doble de capacidad que SRAM en la misma área y redujo entre 75 % y 80 % el producto energía-retardo-área, una métrica que combina esos tres factores. La empresa también proyecta que Z2RAM Gen 1, con seis capas, ofrecería cinco veces la densidad de SRAM de alta densidad de 2 nm, 14 veces la velocidad de DRAM y tres veces menos energía de lectura que SRAM.

Las comparaciones aún dejan preguntas relevantes sobre temperatura y escala. La celda con refuerzo retuvo datos por más de 300 segundos a 85 °C, pero esa prueba no demuestra el funcionamiento a los 95 °C que la simulación de Nagare señala como límite para la DRAM; tampoco se ha publicado retención de Z2RAM a esa temperatura ni un resultado que confirme la operación conjunta de las capas apiladas.

De los prototipos al producto: los obstáculos pendientes

El propio cofundador Suman Datta describió la etapa actual como la de prototipos de laboratorio, en declaraciones recogidas por Tom’s Hardware a partir de una entrevista con The Register. Según ese reporte, Nagare prevé muestrear tiles de Z2RAM dentro de cuatro años y, si logra avanzar, llegar a envíos de producción dentro de la próxima década; esos plazos dependen de que la tecnología supere etapas técnicas y de fabricación aún abiertas.

También falta definir cómo conectar esta memoria con un acelerador. Yu señaló al medio que todavía no existe un estándar para integrar este tipo de tecnología, por lo que Nagare podría tener que desarrollar su propia interfaz; Datta advirtió además que los efectos de un solo electrón pueden desplazar el umbral de una celda lo suficiente como para cambiar el bit almacenado.

Otra incógnita es si las celdas experimentales de tres transistores pueden traducirse en el producto de dos transistores y un escudo que describe la startup. La diferencia importa porque la empresa basa su propuesta comercial en un diseño compacto, mientras que los resultados de retención más destacados proceden de una estructura experimental distinta; todavía se necesitan mediciones que permitan evaluar si el rendimiento se conserva al reducir y apilar la celda.

La fabricación constituye un obstáculo adicional: Nagare aún no tiene una fábrica y busca socios para escalar desde una sala limpia universitaria hacia procesos de investigación, manufactura y encapsulado. El modelo que Datta mencionó para trabajar con fabricantes de chips es 3D V-Cache de AMD, una tecnología de memoria apilada que ya se comercializa, aunque la comparación no significa que Z2RAM haya alcanzado una etapa equivalente.

La idea de memoria sin condensador tampoco parte de cero: Z-RAM, de Innovative Silicon, prometía hace dos décadas una mejora de cinco veces en densidad frente a SRAM y obtuvo una licencia de AMD, que finalmente no la desarrolló. Georgia Tech también prepara para diciembre un artículo sobre un dispositivo diferente, una celda con un transistor y un transistor ferroeléctrico, dirigida a cubrir la brecha entre la latencia de SRAM y la densidad de DRAM.

Playground Global lideró una ronda de financiación de USD $5 millones para Nagare Labs. Pat Gelsinger, ex CEO de Intel y socio general de Playground Global, respalda la iniciativa. Su experiencia previa con Optane, memoria no volátil de baja latencia que Intel eliminó gradualmente en favor de CXL, ofrece un antecedente sobre la dificultad de crear una nueva categoría de memoria, aunque esa tecnología atendía una brecha distinta, entre almacenamiento no volátil y DRAM.

La promesa de Z2RAM depende ahora de que una pila multicapa fabricada fuera del laboratorio confirme la retención, el consumo y la velocidad anunciados, y de que la integración resista el calor del cómputo de IA. Hasta que aparezcan esas mediciones, la celda experimental de 300 segundos es un resultado alentador, pero las cifras de densidad y rendimiento de la startup siguen siendo objetivos, no prestaciones comprobadas de un producto.

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