Por Canuto  

Huawei asegura haber encontrado una ruta alternativa para seguir avanzando en semiconductores pese al bloqueo de equipos de litografía avanzada. Su apuesta, llamada lógica plegada, no reduce el tamaño del transistor, sino que reorganiza los circuitos en 3D para acortar distancias, elevar densidad y mejorar rendimiento.
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  • Huawei afirma que su arquitectura de lógica plegada elevó la densidad de transistores de 155 millones a 238 millones por mm² en una sola generación.
  • La compañía sostiene que logró un pitch de unión vertical de 2 micras, frente al estándar industrial cercano a 10 micras.
  • Aunque la propuesta enfrenta retos en diseño EDA y gestión térmica, podría abrir una vía pos-Moore para toda la industria.

Huawei anunció en Shanghái una propuesta que, de confirmarse en productos comerciales, podría alterar una de las ideas más arraigadas de la industria de los semiconductores. La empresa china sostiene que logró un salto de 53% en densidad de transistores en una sola generación de chips mediante una técnica propia llamada lógica plegada, pese a no tener acceso a las máquinas más avanzadas de ASML.

La relevancia del anuncio no se limita al pulso geopolítico entre China y Estados Unidos. También toca un problema técnico más profundo. Durante décadas, el progreso de los chips dependió de hacer transistores cada vez más pequeños, pero ese enfoque enfrenta límites físicos y de rendimiento que ya empezaron a estrechar el margen de mejora.

En el análisis How Huawei Just Built an Impossible Chip, Dr Ben Miles explicó que la lógica plegada no busca romper las leyes de la física, sino replantear la forma en que se distribuyen y conectan los circuitos. En vez de extender la lógica sobre una superficie plana, la arquitectura apila capas activas una sobre otra y las enlaza con conexiones verticales extremadamente finas.

Para un público menos familiarizado con semiconductores, el punto clave es este: no todo depende ya del tamaño del transistor. En nodos avanzados, el tiempo que tardan las señales en recorrer el cableado puede volverse más importante que la velocidad intrínseca del transistor. Esa es la puerta conceptual que Huawei intenta explotar con su nueva hoja de ruta.

Por qué Moore ya no basta para explicar el futuro de los chips

La llamada ley de Moore describía una regularidad histórica más que una ley física. Durante cerca de 60 años, la industria logró duplicar aproximadamente cada dos años la cantidad de transistores en un chip. Ese avance permitió más poder de cómputo, menor costo por operación y dispositivos cada vez más compactos.

Sin embargo, el mismo proceso de miniaturización empezó a topar con problemas severos. Al reducir el tamaño del transistor, también se acortan canales y disminuye la capacitancia de la compuerta, lo que puede acelerar el encendido y apagado. Pero a la vez los cables se vuelven más estrechos y resistentes, lo que dificulta que la señal viaje con rapidez.

Ese efecto se expresa en el producto RC, una medida clave del retardo en los circuitos. Según la explicación reseñada por Dr Ben Miles, por debajo de alrededor de 10 nanómetros el retardo del cableado global puede ser hasta 10 veces mayor que el tiempo de conmutación del transistor. Esa es una de las razones por las que las frecuencias de reloj llevan años estacionadas en torno a 3 GHz y 4 GHz, incluso cuando el número de transistores sigue creciendo.

A ello se suma otro límite: si el transistor sigue encogiéndose, el canal puede hacerse tan delgado que los electrones atraviesen barreras por efecto túnel cuántico. En ese punto, el transistor deja de funcionar como interruptor confiable. Por eso, el problema ya no es solo cuánto cabe en un área, sino cuánto tarda una señal en recorrer el sistema completo.

Qué es la lógica plegada y por qué Huawei cree haber encontrado una salida

La lógica plegada parte de una idea distinta a la del escalado geométrico tradicional. En vez de seguir extendiendo las compuertas y los caminos lógicos sobre una sola capa, Huawei propone ubicar circuitos activos en múltiples niveles y conectar entre sí los bloques críticos mediante enlaces verticales de muy corta distancia.

La analogía usada en la presentación es la de pasar de una fábrica de un solo piso a un edificio de varios niveles. En un diseño 2D, algunos bloques deben comunicarse a través de largas rutas horizontales. En un diseño plegado, los componentes que más dependen entre sí pueden colocarse uno encima del otro, lo que acorta la ruta crítica y reduce el tiempo total de procesamiento.

El detalle técnico decisivo es el bonding pitch, es decir, la distancia entre las conexiones verticales. Para que la propuesta tenga sentido, Huawei concluyó que esa separación debía ser menor a tres veces el pitch del metal superior. En términos simples, los datos no deben recorrer demasiado espacio horizontal antes de encontrar una “salida” vertical hacia otra capa.

El estándar industrial en este tipo de enlaces ronda las 10 micras, pero Huawei afirma haber alcanzado 2 micras con un rendimiento de fabricación cercano a 100%. Si ese dato se valida de forma independiente, sería uno de los puntos más relevantes del anuncio, porque sugiere un nivel de precisión interconectiva que muchos consideraban fuera de alcance sin litografía de frontera.

En qué se diferencia de otras técnicas de apilado 3D

La industria ya usa apilado vertical en varios productos, por lo que la primera pregunta natural es si Huawei realmente presentó algo nuevo. La respuesta corta es que sí, al menos en el plano conceptual. El apilado 3D convencional suele hacerse después del diseño lógico principal, uniendo chips fabricados por separado para mejorar ancho de banda y compactación.

Ese enfoque se ve, por ejemplo, en memorias de alto ancho de banda montadas sobre GPUs. Allí el beneficio viene del empaquetado y de la cercanía física entre chips, pero cada trozo de silicio sigue diseñado principalmente como un objeto plano. La dimensión vertical no define el diseño interno de la lógica desde el principio.

La lógica plegada, en cambio, entra mucho antes en el flujo de diseño. Durante el layout, los ingenieros identifican las rutas de señal con mayores restricciones de tiempo y las reorganizan verticalmente. La idea no es solo apilar chips, sino redibujar la lógica teniendo en cuenta la tercera dimensión como un recurso central.

Eso vuelve la propuesta más ambiciosa, pero también más difícil de implementar. No basta con tener capacidad de empaquetado avanzado. Hace falta rehacer metodologías, herramientas y criterios de optimización que durante décadas fueron creados para geometrías 2D.

Las cifras que Huawei puso sobre la mesa

De acuerdo con los datos citados en la presentación, la generación previa del chip de Huawei alcanzaba una densidad cercana a 155 millones de transistores por milímetro cuadrado. Ese avance había tomado tres años desde la generación anterior, que estaba en 126 millones por mm². En ese lapso, la mejora fue de 23%.

La empresa ahora afirma que su chip Kirin 2026, previsto para este otoño, llegará a 238 millones de transistores por mm². Eso implicaría un salto de 53% en una sola generación, un ritmo comparable con la vieja expectativa asociada a la ley de Moore. En otras palabras, no sería una mejora incremental, sino una aceleración repentina en una plataforma que se creía casi estancada.

Frente al estado del arte, Huawei seguiría por detrás de TSMC. El proceso N2 de la firma taiwanesa, uno de los más avanzados hoy en producción, se sitúa en torno a 292 millones de transistores por mm². Aun así, el anuncio sugiere que la distancia podría haberse reducido mucho más de lo previsto usando un nodo que antes parecía haber llegado a su techo.

Huawei añadió una proyección de largo plazo todavía más ambiciosa. Para 2031, la empresa cree que al expandir la lógica plegada a más componentes del chip podría alcanzar una densidad equivalente a arquitecturas de 1,4 nanómetros. No afirma poder fabricar un nodo real de 1,4 nm, sino aproximarse a esa densidad mediante implementación tridimensional.

Rendimiento, frecuencia y las promesas más sensibles del anuncio

Más allá de la densidad, Huawei presentó varias métricas operativas. Una de ellas fue la reducción de 50% en los clock buffers, los elementos usados para reforzar la señal de reloj mientras esta recorre el chip. Menos buffers implican menor consumo de energía y menor uso de área para mantener sincronizado el sistema.

La compañía también señaló una reducción de 25% en el clock skew, el desfase temporal con el que la señal de reloj llega a distintas zonas del chip. Cuando ese desfase es alto, los ingenieros deben bajar la velocidad operativa para dar margen a los tramos más lentos. Si el skew baja, el procesador puede trabajar más cerca de su límite real.

Otro dato citado fue una reducción promedio de 60% en el área ocupada por la data path, es decir, la parte del circuito que ejecuta directamente los cálculos. Esa compresión espacial es importante porque concentra más lógica útil en menos superficie y, en teoría, mejora la eficiencia de rutas internas.

La cifra más llamativa fue la frecuencia del núcleo de rendimiento de CPU: 3,1 GHz. Según la presentación, superar de forma confiable la barrera de 3 GHz en ese contexto exigía una precisión de interconexión que muchos daban por imposible para Huawei sin acceso a los sistemas más avanzados de ASML. La compañía incluso trazó una meta de 5 GHz para 2031 en un chip de clase móvil, un objetivo que hoy no alcanzan los mejores procesadores móviles disponibles de Apple o Qualcomm, cuyos núcleos de alto rendimiento se mueven entre 3,7 GHz y 4,3 GHz. En escritorio, Intel y AMD sí rozan 5 GHz y 6 GHz, pero con consumo y refrigeración que no encajan en un teléfono o un servidor compacto de IA.

Los dos grandes obstáculos: software de diseño y calor

El propio anuncio deja claro que no se trata de un problema resuelto. Uno de los principales cuellos de botella es el software EDA, las herramientas de diseño asistido por computadora con las que se trazan los circuitos. La mayor parte del ecosistema fue desarrollada para una lógica bidimensional y no está preparada para automatizar, optimizar y verificar diseños plegados a gran escala.

Huawei ya habría construido herramientas preliminares, pero la adopción industrial requiere mucho más que una prueba interna. Necesita nuevos flujos de trabajo, bibliotecas, verificaciones de temporización y métodos de fabricación compatibles. Por eso, parte del mensaje público parece buscar también apoyo del ecosistema para acelerar el desarrollo de herramientas.

El otro desafío puede ser todavía más serio: la gestión térmica. Apilar más capas activas dificulta extraer el calor del interior del chip. Ese problema se agrava porque la potencia térmica de diseño aumenta en cada generación y la densidad vertical concentra fuentes de calor en menos volumen efectivo.

Hou Tong, presidente de diseño de chips de Huawei, identificó explícitamente este punto como un reto central del roadmap. Si la empresa no encuentra una respuesta sólida en materiales, empaquetado y disipación, la promesa de densidad y frecuencia podría quedar limitada por temperaturas difíciles de manejar en uso real.

Más que sanciones: una posible vía para la era pos-Moore

La lectura inmediata del anuncio es geopolítica. Desde 2019, bajo presión de Washington, el gobierno neerlandés bloqueó la venta a Huawei de los equipos de ASML capaces de producir los transistores más pequeños de la industria. El supuesto dominante era que, sin esas máquinas, Huawei acabaría cada vez más rezagada.

Pero la interpretación técnica puede ser incluso más importante. La litografía avanzada tampoco es una ruta infinita. Las herramientas EUV actuales de ASML se acercan al límite de resolución de la luz de 13,5 nanómetros, y la siguiente generación high-NA EUV extiende el camino, aunque no para siempre. En algún punto, ya no será posible seguir reduciendo dimensiones sin topar con barreras atómicas.

Desde esa perspectiva, la lógica plegada no sería solo un atajo chino ante las sanciones, sino una posible ruta complementaria para todo el sector cuando el escalado geométrico ya no entregue retornos suficientes. Empresas como TSMC, Intel y Samsung también exploran empaquetado y arquitecturas 3D avanzadas, aunque desde una posición tecnológica y financiera mucho más cómoda.

La pregunta de fondo es si ambas trayectorias acabarán convergiendo. Si los chips Kirin 2026 salen al mercado este otoño y los benchmarks independientes confirman una parte sustancial de estas cifras, Huawei no solo habrá reducido una brecha crítica. También podría haber anticipado, desde la escasez, una dirección que la industria completa termine siguiendo en los próximos años.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público.

Este artículo fue escrito por un redactor de contenido de IA y revisado por un editor humano para garantizar calidad y precisión.


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