Samsung apunta a duplicar el rendimiento de HBM4E con su futura memoria HBM5

Samsung anticipa una memoria HBM5 capaz de duplicar el rendimiento de HBM4E y mejorar 20% el desempeño por vatio, una meta que podría exigir tasas de transferencia de 24 GT/s, una interfaz de 4.096 bits o una combinación de ambas alternativas.
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• Samsung desarrolla HBM5 con el objetivo de duplicar el rendimiento de HBM4E y elevar 20% el rendimiento por vatio.
• Cada pila podría alcanzar cerca de 4 TB/s de ancho de banda entre 2028 y 2029, según las proyecciones descritas.
• El objetivo todavía es especulativo y podría requerir una interfaz de 4.096 bits, mayores velocidades por pin o un diseño intermedio.

Samsung elevó el listón de la memoria para aceleradores de inteligencia artificial al anticipar que su futura especificación HBM5 buscará duplicar el rendimiento de HBM4E y mejorar la eficiencia energética. La compañía presentó ese objetivo durante el Memory Executive Summit, un evento celebrado antes de SEMICON Taiwan 2026, aunque todavía no divulgó una especificación final ni confirmó cómo alcanzará el salto técnico.

La declaración llega mientras la industria intenta alimentar procesadores de IA con un volumen de datos cada vez mayor dentro de paquetes avanzados. De acuerdo con la información publicada por Tom’s Hardware, la meta de Samsung implicaría llevar el ancho de banda de una pila desde aproximadamente 2 TB/s en HBM4E hasta unos 4 TB/s en HBM5 durante 2028 o 2029, una perspectiva que abre interrogantes sobre el consumo, el empaquetado y la complejidad de fabricación.

Una meta ambiciosa para la memoria de IA

Choi Jang-seok, jefe del equipo de planificación de productos del departamento de negocios de memoria de la división DS de Samsung Electronics, explicó que HBM5 se encuentra actualmente en desarrollo. Según el ejecutivo, el producto apunta a duplicar el rendimiento de HBM4E y a elevar en 20% el rendimiento por vatio, una métrica especialmente relevante para centros de datos que operan aceleradores de IA de alta demanda.

HBM, sigla de memoria de alto ancho de banda, apila varios circuitos DRAM y los conecta mediante miles de enlaces verticales y una interfaz amplia. Ese diseño permite transferir grandes cantidades de información cerca del procesador, pero también concentra calor y exige interconexiones sofisticadas, por lo que cualquier avance debe equilibrar velocidad, energía, refrigeración y rendimiento del paquete completo.

La hoja de ruta presentada por Samsung también contempla un bloque de camino térmico, conocido como HPB, destinado a reducir la resistencia térmica en 20%. La compañía espera que esa arquitectura facilite la refrigeración de los módulos, un aspecto decisivo cuando los aceleradores reúnen más memoria en espacios reducidos y trabajan de forma sostenida con cargas intensivas de inteligencia artificial.

El aumento del rendimiento por vatio no tendría que depender exclusivamente de una mayor velocidad de señalización. La mejora podría provenir de procesos DRAM más avanzados, de la optimización del die base, de menores voltajes en las entradas y salidas de los TSV, de cambios arquitectónicos o de una gestión energética más precisa, aunque Samsung no atribuyó públicamente su objetivo a una sola de esas vías.

El dilema entre velocidad y cantidad de pines

La comparación entre HBM4E y HBM5 debe hacerse con cautela. Mientras JEDEC ha publicado la especificación de HBM4, no existe una especificación única y definitiva de HBM4E respaldada públicamente por ese organismo. Distintos informes sitúan las tasas esperadas de HBM4E alrededor de 12 a 12,8 GT/s, pero las implementaciones y las previsiones de la industria pueden variar.

Si HBM5 realmente duplica el ancho de banda de HBM4E, una posibilidad sería elevar la transferencia por pin hasta cerca de 24 GT/s manteniendo una interfaz de 2.048 bits. Otra consistiría en ampliar la interfaz hasta 4.096 bits sin aumentar en la misma proporción la velocidad individual de cada conexión, mientras una tercera opción combinaría una interfaz más ancha con un incremento moderado de la tasa de transferencia.

La hipótesis de una interfaz de 4.096 bits ha sido contemplada en análisis sobre futuras generaciones de memoria. Aun así, esa referencia no representa una confirmación de Samsung ni una señal de que JEDEC haya elegido ese diseño, por lo que las especificaciones de HBM5 continúan siendo especulativas.

Desde la perspectiva del consumo por bit, ampliar la interfaz puede ser más sencillo que duplicar la velocidad de señalización, porque mueve más datos en paralelo a una frecuencia menor por conexión. El problema es que pasar de 2.048 a 4.096 bits también exigiría más rutas TSV y entradas y salidas, además de sumar controladores, receptores, bumps y un enrutamiento mucho más complejo dentro de un die base que ya enfrenta fuertes restricciones.

El costo de llevar el ancho de banda al extremo

Las velocidades superiores a 20 GT/s plantean dificultades adicionales para la integridad de la señal. Los diseños necesitarían controladores y receptores más rápidos, relojes más precisos, ecualización avanzada, márgenes de temporización más estrechos y un PHY capaz de administrar un entorno eléctrico considerablemente más exigente, factores que podrían elevar tanto el consumo como la complejidad del desarrollo.

Una interfaz de 4.096 bits operando a una velocidad moderada podría ofrecer una relación favorable entre energía y bit transferido, pero no sería una solución gratuita. El aumento de conexiones elevaría la dificultad de ensamblar y enrutar el paquete, y podría reducir parte de las ventajas obtenidas mediante la menor velocidad individual, especialmente si los aceleradores requieren muchas pilas HBM alrededor del procesador principal.

Por esa razón, una interfaz de 3.072 bits combinada con un aumento moderado de la tasa de transferencia aparece como un posible compromiso de ingeniería, aunque la decisión dependerá de los grupos técnicos que participen en el proceso de estandarización y de las propias decisiones de los fabricantes. La alternativa permitiría distribuir el esfuerzo entre más conexiones y mayor velocidad, pero no existe información pública que confirme que ese equilibrio forme parte del diseño elegido.

El desafío no se limita a la memoria individual, porque el rendimiento final depende de cómo se integren todas las pilas dentro del sistema en paquete. Algunas proyecciones de la industria contemplan aceleradores de IA con entre 20 y 24 pilas HBM5 o HBM5E hacia finales de la década, lo que llevaría el ancho de banda agregado a unos 80 TB/s o 96 TB/s, según la cantidad instalada y el rendimiento final de cada pila.

Una carrera de empaquetado para los centros de datos

Esas cifras ilustran por qué HBM se ha convertido en un componente estratégico para la infraestructura de IA, más allá de la capacidad nominal de cada chip. Un sistema con decenas de pilas debe resolver simultáneamente la distribución de energía, la disipación térmica, la comunicación entre memoria y acelerador, y el rendimiento de las conexiones que atraviesan cada paquete.

La promesa de Samsung también refleja la presión competitiva que enfrentan los proveedores de memoria para acompañar la evolución de los aceleradores. Si los modelos de IA procesan conjuntos de datos mayores y requieren intercambios constantes con la memoria, el ancho de banda puede convertirse en un cuello de botella tan importante como la potencia de cálculo del procesador.

No obstante, duplicar el ancho de banda en una sola generación sigue siendo un objetivo muy ambicioso, especialmente cuando las previsiones sobre HBM4E todavía no constituyen una especificación oficial única. El salto exigiría una combinación cuidadosamente ajustada de diseño eléctrico, arquitectura DRAM, fabricación, empaquetado avanzado y control térmico, y cualquier retraso en una de esas áreas podría limitar el resultado comercial.

Por ahora, el anuncio debe interpretarse como una meta tecnológica y no como una ficha técnica definitiva de HBM5. Samsung ha definido una dirección centrada en más rendimiento y mejor eficiencia, pero la industria todavía debe determinar si el camino pasará por velocidades cercanas a 24 GT/s, 4.096 bits, una interfaz intermedia o una arquitectura que combine varias de esas ideas.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público.

Este artículo fue escrito por un redactor de contenido de IA y revisado por un editor humano para garantizar calidad y precisión.

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