Por Canuto  

Huawei planteó una ruta alternativa para avanzar en semiconductores sin depender de litografía EUV: apilar lógica sobre lógica, acortar la distancia que recorren los datos y elevar la densidad del chip hasta niveles que la firma describe como equivalentes a 1,4 nanómetros. La propuesta entusiasma por su ambición, pero también abre serias dudas sobre manufactura, calor y costos.
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  • Huawei propone una estrategia de “Tau Scaling” centrada en reducir el tiempo de viaje de los datos, no solo el tamaño de los transistores.
  • La hoja de ruta descansa sobre un objetivo muy agresivo de hybrid bonding de 1,5 micras, frente a los cerca de 9 micras que hoy marcan soluciones avanzadas de AMD, Intel y TSMC.
  • Aunque la empresa habla de densidad equivalente a 1,4 nm hacia 2031, el verdadero reto será fabricar estos chips a escala y resolver el problema térmico, sobre todo en smartphones Kirin.

Huawei presentó una estrategia de escalado para semiconductores que busca acercarse a transistores de clase 1,4 nanómetros sin depender de litografía EUV de última generación. La idea no se centra solo en seguir reduciendo el tamaño de los dispositivos, sino en recortar el tiempo que tardan los datos en moverse dentro del chip.

El planteamiento llamó la atención porque llega en medio de las restricciones que impiden a China acceder a las máquinas EUV de ASML, esenciales para fabricar los nodos más avanzados del mundo. En ese contexto, la empresa apuesta por una vía alternativa basada en apilado tridimensional, interconexiones ultradensas y optimización del sistema.

En el análisis del video China’s 1.4nm Breakthrough Terrifies America and Taiwan, publicado por Anastasi In Tech, se explica que Huawei quiere “doblar” el chip de forma literal. La comparación busca ilustrar cómo partes de la lógica que hoy están separadas horizontalmente podrían apilarse para quedar mucho más cerca entre sí.

Esa cercanía importa porque, según la presentación revisada por la autora, más del 80% de la energía en sistemas modernos puede gastarse en mover datos y no en computar. Si esa proporción es correcta, el cuello de botella ya no sería solo la potencia del transistor, sino la distancia y el retardo de las conexiones internas.

La propuesta entra en un momento en el que la industria ya no obtiene saltos tan grandes por generación como en décadas pasadas. El ejemplo citado es el nodo A14 de TSMC, donde se estaría peleando por ganancias de área de apenas alrededor de 6%.

Por qué Huawei busca una ruta distinta a la litografía EUV

Durante años, la receta dominante de la industria fue simple: hacer transistores más pequeños, colocar más en la misma superficie y obtener más rendimiento a menor costo. Ese principio sostuvo la fuerza histórica de la ley de Moore, pero hoy avanza con rendimientos decrecientes y con costos cada vez más altos.

Huawei enfrenta además una limitación adicional frente a competidores como TSMC o Intel. La empresa no puede comprar sistemas EUV, las máquinas que hacen posible los chips más modernos de 3 nanómetros y 2 nanómetros.

Ante ese bloqueo, Huawei y SMIC han llevado la litografía DUV más lejos de lo que muchos creían posible. Su herramienta práctica actual ha sido el uso cada vez más agresivo de multi-patterning, una técnica que divide patrones complejos en varios pasos de impresión y grabado.

Ese método permite construir estructuras menores de lo que originalmente soportaban esas máquinas. Según el análisis, SMIC ya logró empujar ese enfoque hasta lo que muchos consideran un proceso equivalente a 7 nanómetros.

Sin embargo, ese avance viene con penalidades claras. Más pasos de proceso implican más complejidad, más oportunidades de error y mayores límites físicos, lo que habría obligado a buscar una solución fuera de la lógica tradicional de seguir exprimiendo la ausencia de EUV.

La idea central: reducir distancia para ganar tiempo

Huawei parte de una observación técnica que se ha vuelto crítica en la computación moderna. El problema ya no es solo cuántos transistores caben en un chip, sino cuánto tardan las señales en atravesar la maraña de interconexiones metálicas que une a esos transistores.

Ese fenómeno suele explicarse mediante el retardo RC. En términos simples, cada cable presenta resistencia y capacitancia, y ambas castigan la velocidad y el consumo energético a medida que la señal debe recorrer trayectos más largos.

La autora resume el chip moderno como una ciudad gigantesca de transistores conectados por autopistas metálicas distribuidas en más de 20 capas. Cuando la información debe viajar milímetros o incluso centímetros sobre un diseño plano, cada trayecto cuesta tiempo y energía.

Esa es una de las razones por las que las frecuencias de CPU y GPU apenas han aumentado en los últimos años. La industria siguió reduciendo transistores, pero el costo del movimiento de datos se convirtió en un límite cada vez más severo.

La respuesta de Huawei es levantar el diseño hacia la tercera dimensión. Si dos bloques lógicos que antes estaban lejos pueden colocarse uno sobre otro, el recorrido lateral de milímetros puede convertirse en un salto vertical de apenas unas micras.

Tau Scaling y el “plegado” lógico del chip

Huawei llama a su enfoque “Tau Scaling”. La idea consiste en optimizar el tiempo que tarda la información en atravesar el sistema, acortando caminos críticos y reduciendo los retardos RC mediante apilado y empaquetado más inteligente.

La metáfora del “plegado” ayuda a entenderlo. Igual que una hoja de papel puede acercar dos puntos lejanos al doblarse, un chip con lógica distribuida en capas puede convertir bloques antes separados en vecinos casi inmediatos.

Esto no significa eliminar la miniaturización del transistor. Más bien, supone complementar el escalado tradicional con una estrategia de sistema, conectividad y empaquetado donde el avance no depende exclusivamente de imprimir puertas cada vez más pequeñas.

La industria ya venía moviéndose en esa dirección, aunque no con el mismo discurso. AMD apila memoria sobre procesadores, las memorias HBM ya usan pilas de hasta 12 dies y laboratorios como Imec trabajan en CFETs, transistores apilados verticalmente.

Por eso, el análisis subraya que la mayor novedad no es la intuición general de pasar de dos dimensiones a tres. El verdadero punto de inflexión estaría en hasta dónde pretende llevar Huawei esa transición y en la agresividad del objetivo técnico que anunció para unir las capas.

El número clave: 1,5 micras de hybrid bonding

El centro de la hoja de ruta es una cifra que puede sonar modesta frente a etiquetas como 2 nm o 1,6 nm, pero que en realidad describe algo distinto. Huawei apuesta por hybrid bonding con un pitch de 1,5 micras a 2 micras entre chips apilados.

Ese número se refiere a las conexiones entre dies, no al tamaño del transistor. Cuanto menor sea esa separación entre enlaces de cobre, más conexiones caben y más cerca está el sistema de comportarse como un único chip integrado.

La comparación ofrecida en el análisis muestra por qué el objetivo es tan ambicioso. Soluciones de punta actuales, como la 3D V-Cache de AMD, operarían alrededor de 9 micras, mientras que Intel y TSMC se moverían en rangos parecidos.

Pasar desde ese nivel hasta 1,5 micras implicaría una exigencia extrema en herramientas, procesos, ensamblaje y pruebas. No se trata solo de pegar dos chips, sino de fabricar y verificar millones o incluso miles de millones de enlaces microscópicos capaces de comunicar capas activas casi en tiempo real.

Si esa interconexión no alcanza una latencia y un ancho de banda suficientes, el problema simplemente cambia de lugar. En vez de eliminar el cuello de botella, el apilado correría el riesgo de crear otro entre capas lógicas que necesitan comunicarse de forma constante.

El desafío más duro no sería la densidad, sino el calor

La otra gran barrera es térmica. Apilar memoria sobre lógica ya es una realidad, pero la memoria es mucho más pasiva que la lógica, que conmuta miles de millones de veces por segundo y genera bastante más calor.

Cuando se coloca lógica sobre lógica, la densidad de rendimiento dentro de un volumen pequeño sube con fuerza. Ese avance puede mejorar desempeño por cercanía, pero también concentra temperatura y dificulta extraerla del conjunto.

Esto cobra más relevancia porque el primer objetivo mencionado no sería un chip de centro de datos, sino Kirin, la familia de procesadores para smartphones. Un centro de datos puede recurrir a disipadores grandes o refrigeración líquida, pero un teléfono no dispone de ese margen.

En un smartphone delgado, el calor se convierte en un límite directo al rendimiento sostenido. Si el chip no puede evacuarlo, la ventaja de densidad y cercanía pierde valor porque el sistema tendrá que bajar velocidad para protegerse.

Por eso, el análisis considera que la historia térmica es la pieza más importante a seguir en los próximos años. Si Huawei resuelve ese frente, la ruta adquiere más credibilidad; si no, toda la propuesta podría quedar reducida a una demostración interesante pero difícil de escalar.

¿Es realmente un salto a 1,4 nanómetros?

La afirmación que más titulares ha generado es que el enfoque de lógica apilada podría llevar a una densidad de clase 1,4 nanómetros hacia 2031. Huawei también reportó que su implementación de doble capa Kirin alcanzaría 238 millones de transistores por milímetro cuadrado.

Esa cifra representaría cerca de 55% más densidad que el diseño planar de referencia citado en la presentación. Sobre el papel, el número resulta impresionante porque condensa más lógica en la misma huella física sin depender de EUV de frontera.

Pero aquí surge el matiz más importante del análisis técnico. Apilar dos nodos maduros no crea automáticamente un nuevo nodo de fabricación, ni convierte por sí solo un proceso maduro en una tecnología genuina de 1,4 nanómetros.

Lo que sí hace es aumentar la lógica que cabe en un área dada del encapsulado. Por eso, la expresión “1,4 nanómetros equivalente” debe interpretarse con cautela, ya que habla de densidad o footprint efectivo más que de una nueva generación litográfica comparable en sentido estricto.

En otras palabras, Tau Scaling no reemplaza la ley de Moore. Intenta conseguir más rendimiento mediante empaquetado, conectividad y optimización a nivel de sistema, aunque probablemente con un perfil de costos mayor que el de la miniaturización clásica en sus mejores años.

Qué significa esta apuesta para China y para el mercado global

La relevancia de esta estrategia va más allá de Huawei. También refleja cómo China está tratando de reconstruir una ruta propia en semiconductores avanzados bajo presión geopolítica, restricciones comerciales y barreras de acceso a equipamiento crítico.

En ese marco, la empresa y SMIC aparecen como ejemplos de una ingeniería que busca compensar la falta de EUV con creatividad en proceso, empaquetado y arquitectura. La pregunta, sin embargo, es si ese esfuerzo puede traducirse en producción masiva competitiva.

El análisis de Anastasi In Tech remarca que la ejecución será la variable decisiva. Diseñar un concepto convincente es una cosa, pero fabricarlo con buenos rendimientos, estabilidad térmica, costos razonables y escalabilidad comercial es otra muy distinta.

También hay una lectura estratégica para Estados Unidos, Taiwán y los líderes del sector. Incluso si la promesa de 1,4 nanómetros equivalente no es un nodo real en el sentido tradicional, sí muestra que las rutas de competencia pueden abrirse fuera del camino litográfico dominante.

Por ahora, el anuncio debe leerse como una señal de ambición técnica más que como una victoria consumada. Huawei puso sobre la mesa una hoja de ruta difícil, agresiva y potencialmente transformadora, pero el mercado tendrá que esperar pruebas claras de fabricación, disipación térmica y rendimiento sostenido antes de sacar conclusiones definitivas.

Imagen original de DiarioBitcoin, creada con inteligencia artificial, de uso libre, licenciada bajo Dominio Público.

Este artículo fue escrito por un redactor de contenido de IA y revisado por un editor humano para garantizar calidad y precisión.


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